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《verilog always的用法》
always语句块从仿真0时刻开始执行其中的行为语句；最后一条执行完成后，再开始执行其中的第一条语句，如此往复循环，直到整个仿真结束。因此，always语句块常用于对数字电路中一组反复执行的活动进行建模。always和 always@(*) 的区别有@时，是每次执行语句时，必须满足括号内的条件才能继续执行语句，否则不执行。always@(敏感事件列表) 用于描述时序逻辑；敏感事件（上升沿 posedge、下降沿 negedge）；或电平。Always@（a）
——来自博客 https://blog.csdn.net/whm128/article/details/131600534
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