1.实验目的：下载Quartur ii软件和modlsim软件并进行联合仿真。2.实验工具:pc机和Quartur ii软件和modlsim软件。3.实验过程：打开quartus新建一个工程，在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成，打开Verilog，将我们写的代码输入并保存在自己刚才保存的文件夹中4.实验截图：5.实验视频：请下载哔哩哔哩打开网址：https://www.bilibili.com/video/BV1Ti4y1A7y56…实验代码：`timescale 1 ps/ 1 psmodule test_vlg_tst();reg [7:0] a;reg [7:0] b;// wireswire [8:0] out;test i1 (.a(a),.b(b),.out(out));initialbegina=8’d 3;b=8’d 4;100_000;a=8’d 13;b=8’d 14;100_000;a=8’d 23;b=8’d 24;100_000;$stop;endendmodulemodule test(input wire [7:0] a,input wire [7:0] b,output reg [8:0] out);always @ (*)beginout = a+b;endendmodule