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qq_37703935
弹指一挥间+半城烟沙
4 年前
trueqq_37703935

Verilog语言中①区分组合逻辑和时序逻辑：信号边沿触发，信号的上升沿或者下降沿才变化的always，被称为”时序逻辑“。组合逻辑的赋值用阻塞赋值”=“，时序逻辑器件的赋值用非阻塞赋值”<=“
②线网类型wire和寄存器类型reg：always设计的信号定义为reg型，其他的信号定义为wire型
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计算生成图片的FID值 把生成的图和原图分辨率调成了一样的96×96 但是依然报错 训练和测试的协方差有不同的纬度 是怎么回事啊