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qq_45762996
课堂随想
5 年前
trueqq_45762996

VHDL顶层文件,为什么总是会出现输出引脚接地,一直保持低电平啊?明明分模块的波形图一切正常(°ー°〃)
求解答,给点提示也行
总是出现这样的问题
已经困扰我两周了,好难过

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